岗位职责：
1. 根据项目要求参与模块SPEC的制定；
2. 使用Verilog语言实现模块级的电路功能；
3. 参与模块级的RTL模拟，达成功能和性能指标；
4. 参与模块级的Lint、综合等工作，确保模块的时序、面积等符合项目要求；
5. 协助TOP层进行RTL以及POST仿真等相关工作；
6. 制定模块的FPGA以及样片测试SPEC,并协助FPGA以及样片测试。
任职要求：
1. 集成电路工程、微电子、电子科学与技术等相关专业，重点院校本科及以上学历；
2. 熟练使用Verilog硬件开发语言以及UVM硬件验证语言，熟悉EDA工具；
3. 熟悉逻辑仿真以及调试工具的使用，如Vim/Gvim、Verdi、VCS、vivado；
4. 具有一定的ic前端设计经验，具有流片成功经验者优先；
5. 具有阅读英语技术数据的能力；
6. 了解上层C语言及脚本语言，如Perl、Makefile、TCL、python；
7. 了解ARM（CPU、AXI、AHB、apb）、PCIe、NAND、DRAM、SMBus、SPI、UART、i2c、JTAG协议者优先；
8. 工作认真细致、责任心强、具有良好的沟通能力以及学习能力、为人正直诚信、较强的协调能力，以及团队合作意识。